联发科发布4nm之后，美国巨头传来消息，事关2nm芯片_1

很高兴能够参与这个联发科发布4nm之后，美国巨头传来消息，事关2nm芯片问题集合的解答工作。我将根据自己的知识和经验，为每个问题提供准确而有用的回答，并尽量满足大家的需求。

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联发科发布4nm之后，美国巨头传来消息，事关2nm芯片

2.2nm芯片开启追逐战

芯片制造的极限在哪？或许没有人能给出准确答案。因为当台积电，三星攻破5nm工艺芯片的之后，很多人以为芯片制造已经到达了尽头。

可是联发科也发布了4nm芯片，未来将由台积电生产制造，高通也会带来4nm处理器。就在联发科发布4nm之后，关于2nm芯片的消息再次传来。发生了什么？未来能造出2nm芯片吗？

4nm之后，2nm也传来了消息

在芯片界，摩尔定律一直流传甚广。这是由英特尔创始人戈登摩尔提出的一种芯片现象，意思就是集成电路中可容纳晶体管数量每隔18个月就会增长一倍。换句话说，集成电路的可容纳晶体管会一直增长，性能和工艺制程能够持续突破。

关于摩尔定律，业内普遍认为已经到达极限，当芯片物理规则到达一定的临界点之后，集成电路可容纳晶体管数量将无法更进一步。

要么采用更先进，更高端的工艺技术去突破制程，要么把芯片面积增长，使得电子元器件的性能进一步增长。如果只局限于指甲盖大小尺寸的芯片，想要摆脱摩尔定律估计并不容易。

但台积电，三星这两家走在 前沿的芯片制造巨头，一直在冲刺摩尔定律的极限。实现5nm芯片量产之后，在4nm也取得了建树。

芯片供应商联发科成功发布4nm天玑9000处理器，这款芯片将采用台积电4nm工艺制程。天玑9000的发布也再次证明了摩尔定律还在继续，至少5nm不是终点，4nm恐怕也不是。

在联发科发布4nm之后，美国巨头IBM传来消息，事关2nm芯片。

据11月25日消息显示，IBM发布了全球首个2nm芯片的宣传视 。IBM对其进行了介绍，称2nm芯片最小的元件比DNA单链还小，性能比7nm芯片提升了45%，功耗降低了75%。

除此之外，在指甲盖大小的芯片上可以容纳500亿根晶体管。其它的特点也十分显著，如大幅减少数据中心的碳排 ，提升电子设备的运行速度。相比搭载7nm芯片的手机，续航时间增加了4倍。

总之IBM的2nm芯片就是实现了 的提升，包括CPU、GPU、NPU等等，同时极大程度降低了功耗。

那么IBM是什么来头？实现2nm芯片的突破是设计还是制造呢？还有2nm芯片能造出来吗？

2nm芯片能造出来吗？

IBM是全球瞩目的计算机公司，拥有 上最好的信息技术和业务解决方案。对软件、硬件、服务器、计算机等业务都有很深入的部署。而芯片研发也是其部署未来的重要环节。

由此可见，IBM是实现了设计方面的2nm芯片突破，而非制造。如果IBM能制造出2nm芯片，估计全球芯片制造业都将发生翻天覆地的变化，美国也不必费尽心思邀请台积电赴美建厂，直接倾力培养IBM即可。

但即便是芯片设计也是非常强的，IBM需要对芯片进行全面的架构升级，其研发的2nm芯片采用了全球首创的架构。芯片自研能力恐怕达到了全球 的水准，即便是高通、苹果、联发科都未能做到这一点。

设计是一方面，制造又是另外一方面了。如果芯片仅停留在设计阶段，就好比纸上谈兵，不切实际。问题在于，如此先进的2nm芯片能造出来吗？以目前的芯片制造技术最多实现4nm工艺的生产，暂时还无法攻克2nm芯片制造工艺。

即便是全球最先进的芯片制造商台积电，也仅仅实现联发科4nm芯片的生产制造，而且大规模量产还需要时间改善工艺，提升良率。

芯片制程必须按部就班，不可能跨越工艺时代。现在造不出，但不代表未来不行。按照台积电的计划，2nm工艺将在2025年进行量产。

在此之前，3nm会在2022年下半年量产。4nm到3nm都会区分低功耗版本和高性能版本，这点和5nm几乎是一样的。因此未来几年的芯片制程工艺会集中在4nm到3nm，并从低功耗版本向高性能版本推进，直到2025年 探索 2nm芯片量产。

台积电接下来的几代工艺路线图大致如此，既然台积电有相关规划，说明对工艺的迭代是有信心的，也许到2025年真的能造出2nm芯片。

写在最后

美国巨头IBM传来消息，事关2nm芯片，尽管只是实现了设计突破，但却给未来的芯片制造行业提供了更大的可能性。这一点来说， 都是十分深远的。

抛开国别，站在人类 科技 发展的角度，还是希望全球 科技 水平能早日到达2nm甚至是1nm的水平，那时，人类 科技 会迎来怎样的辉煌，值得期待。

对IBM的2nm你有什么看法呢？

2nm芯片开启追逐战

台积电总裁魏哲家在2022年台积电科技论坛上表示，台积电的3纳米制程将保持FF架构，并将很快量产，并承诺到2025年，2纳米制程将成为量产的?最先进技术?。

2022年8月30日，台积电总裁魏哲家在台积电2022科技论坛上表示，3nm即将量产，客户相当热情，至于2纳米，保证2025年批量生产。魏哲家表示，3纳米有千难万难，已经快量产了，客户相当热情，有很多客户参与，工程能力有点不足，正在努力工作。8月18日，台积电副社长陈芳在2022年 半导体大会上表示，台积电的3nm芯片将于2022年下半年量产，目前已交付移动及HPC(高性能计算)领域的部分客户。对于3nm量产后的新一代2nm芯片，魏哲家指出，2025年将采用新纳米片技术量产的2nm芯片，也将是密度最低、效率最高的晶体管先进制造工艺。

台积电的2纳米技术比3纳米技术效率高得多。在相同功耗下，速度提高10~15%，或在相同速度下，功耗降低25~30%。台积电此前在北美技术论坛上表示，2nm在性能和功率效率方面提供了全节点的改进，以支持台积电客户的下一代产品创新。除了移动计算基准版本，2nm 还包括一个高性能变体，以及一个全面的小芯片集成解决方案。

魏哲家还表示：台积电有能力设计产品，但永远不会自己设计产品。台积电的成功来自于客户的成功。与竞争对手不同，他们的客户有自己的产品，不管产品成功与否。台积电已就其2纳米工厂建设计划提交环评文件，计划于明年上半年通过环评，然后将工厂交付现场，该厂一期工程预计将于2024年投入使用。

全球首个3nm芯片将量产，三星造？

5nm刚实现量产，3nm还未投产，2nm的角逐却已经进入白热化阶段。

去年，5nm制程终于进入量产阶段，诸如华为、苹果、小米等手机厂商纷纷下手，赶紧用上麒麟9000、A14、骁龙888等5nm 处理器。

就在日前，三星也进行了 3nm制程芯片的首秀。 但是，在3nm还未投产之际，围绕更先进制程2nm的角逐却进入了白热化阶段。

围绕2nm，作为当今两大芯片代工巨头， 台积电和三星 的进展又如何呢？一个 发声， 一个 沉默。

发声的是台积电，在2019年6月份，台积电正式宣布启动2nm制程研发，并成立研发团队。

依据官方说明，台积电在2nm制程上将采用以 环绕式栅极技术（GAA） 为基础的MBCFET架构，计划于2023年下半年进行风险性试产，于 2024年量产。

而从去年以来，关于先进制程的关键节点规划和相关突破的对外告知上，台积电表现的颇为“积极”。

这不，又有消息称，一份来自台湾的调研报告显示， 苹果正与台积电联合推动2nm芯片研发， 而后者目前正在准备相应的工厂场地。

该消息的真实性我们暂且不论，但可以确定的是，在2nm相关进展和部署的报道上，“台积电”出现的次数最多。

至于三星，众所周知，为了追赶台积电，它直接 跳过了4nm，转向3nm制程的量产。 去年11月，三星方面也披露了有关3nm制程的计划，将量产时间定在2022年，这一时间节点与台积电是保持一致的。

但在2nm制程上，目前还没有看到来自三星的 消息。也因此，在讨论2nm制程时，对三星的形容多是 “徘徊3nm”。

然而颇为令人意外的是，在台积电与三星之外，还有一方也对2nm制程虎视眈眈，那就是 欧盟。

日前，欧盟委员会提出数字化转型新目标，其中一个目标就是：到2030年，欧洲先进和可持续半导体的生产总值至少占全球生产总值的20%，生产能力冲刺2nm，能效达到今天的10倍。

回到台积电与三星身上，虽然三星目前对2nm闭口不言，但是让它放弃也是不可能的，两者之间的你追我赶局面一时半会并不会终结。此时，欧盟也跳出来横插一手，对于台积电与三星而言或许也是 始料未及 的。

不过，我们可以肯定的是，2nm制程追逐战的 号角已经吹响。

依据TrendForce集邦咨询所统计的数据，在2020年，全球芯片代工市场，台积电与三星共拿下了 71% 的份额，其中台积电更是以一己之力拿下 54% 的市场份额，甩开第二名三星（17%）一大截。

依据台积电财报，在2020年，有两大客户分别贡献了全年营收的25%和12%，虽然财报中并未提及名字，但是业内猜测这两个客户分别是苹果和华为。

众所周知，在台积电的芯片代工订单中，华为过去的比重并不小，也因此当美国对华为实施技术封锁之时，业内也对台积电表示了担忧，担忧它产能过剩。

然而事实超出预料，在失去华为订单之后，台积电空出来的产能不仅没有遭到闲置，反而遭到了其他客户的哄抢，其中不乏苹果、AMD、英特尔、英伟达等大客户。

台积电的产能究竟有多抢手呢？

早在半年前，台积电董事长刘德音就曾在接受采访时表示：因为生意太好，接的单比较多，台积电将扩大招聘人数至8000人。然而依据台积电新公布的财报，扩招人数规模已经增加至 9000人。

与此同时，为了吸引更多人才，台积电将大学毕业起薪调整至逼近5万元新台币，硕士毕业生则是5.4万新台币起，创下 历史 新高。而为了留住现有员工，台积电更是自1月起，将在台湾工作的全部5万名员工的固定薪酬提高了2成。

又是扩大招聘规模，又是提高薪酬，可见台积电应该是 订单接到手软 了。

而具体到每个芯片制程的贡献度， 5nm营收占比7.72%，7nm营收占比33.5%， 作为眼下最先进的两代芯片工艺，对台积电营收的贡献度就 超过了41%。

与此同时，与台积电一起唯二能够提供5nm芯片代工服务的三星，也凭借着芯片制程的突破，拿下了高通5nm 处理器骁龙888的 代工。

至此，就智能手机市场上， 四大 处理器的代工订单被台积电与三星拿下， 被瓜分的甚至还有一些中端处理器。对比其他芯片代工厂，基于先进制程的 “头部效应” 很明显。

在这场2nm的角逐战中，先不考虑欧盟的实力，仅“2030年前冲刺2nm”一点，就可以将其摘除了，毕竟那个时候，别说是2nm，按照台积电2年一个制程跨度来计算，1nm制程想必也已经成熟并量产。

就在上个月，刘德音在一场行业会议上表示，台积电已经在EUV光源技术上取得突破，功率可达350W，不仅能支持5nm制程，甚至未来可以用于1nm制程。

另外，此前荷兰光刻巨头ASML也正式宣布， 完成了1nm光刻设计。 由此来看，摩尔定律还能继续生效。

将欧盟pass之后，再来看三星与台积电。

不可否认，在先进制程的研发上，台积电与三星已经是领头羊般的存在，也是目前唯二能够代工5nm芯片的企业。但是依据当前的市场消息来看，三星在先进制程上已经有些 “吃力”， 不管是所代工5nm芯片在性能上的表现，亦或是在3nm、2nm制程上的 相对“寡言”， 在对比台积电的“积极”之后，似乎都不是一个好现象。

难道，在2nm及以下制程之后，先进制程芯片代工市场最终会走向“寡头时代”？

三星周四表示，它有望在本季度（即未来几周内）使用其 3GAE （早期 3 纳米级栅极全能）制造工艺开始大批量生产。该公告不仅标志着业界首个3nm级制造技术，也是 个使用环栅场效应晶体管（GAAFET）的节点。

三星在财报说明中写道：“通过 上 大规模生产 GAA 3 纳米工艺来增强技术 地位 。”（Exceed market growth by sustaining leadership in GAA process technology,adopt pricing strategies to ensure future investments, and raise the yield and portion of our advanced processe）

三星代工的 3GAE 工艺技术 是该公司首个使用 GAA 晶体管的工艺，三星官方将其称为多桥沟道场效应晶体管 (MBCFET)。

三星大约在三年前正式推出了其 3GAE 和 3GAP 节点。三星表示，该工艺将实现 30% 的性能提升、50% 的功耗降低以及高达 80% 的晶体管密度（包括逻辑和 SRAM 晶体管的混合）。不过，三星的性能和功耗的实际组合将如何发挥作用还有待观察。

理论上，与目前使用的 FinFET 相比，GAAFET 具有许多优势。在 GAA 晶体管中，沟道是水平的并且被栅极包围。GAA 沟道是使用外延和选择性材料去除形成的，这允许设计人员通过调整晶体管通道的宽度来 调整它们。通过更宽的沟道获得高性能，通过更窄的沟道获得低功耗。这种精度大大降低了晶体管泄漏电流（即降低功耗）以及晶体管性能可变性（假设一切正常），这意味着更快的产品交付时间、上市时间和更高的产量。此外，根据应用材料公司最近的一份报告，GAAFET 有望将cell面积减少 20% 至 30% 。

说到应用，它最近推出的用于形成栅极氧化物叠层的高真空系统 IMS（集成材料解决方案）系统旨在解决 GAA 晶体管制造的主要挑战，即沟道之间的空间非常薄以及沉积多晶硅的必要性。在很短的时间内在沟道周围形成层栅氧化层和金属栅叠层。应用材料公司的新型 AMS 工具可以使用原子层沉积 (ALD)、热步骤和等离子体处理步骤沉积仅 1.5 埃厚的栅极氧化物。高度集成的机器还执行所有必要的计量步骤。

三星的 3GAE 是一种“早期”的 3nm 制造技术，3GAE 将主要由三星 LSI（三星的芯片开发部门）以及可能一两个 的其他 alpha 客户使用。请记住，三星的 LSI 和 的其他早期客户倾向于大批量制造芯片，预计 3GAE 技术将得到相当广泛的应用，前提是这些产品的产量和性能符合预期。

过渡到全新的晶体管结构通常是一种风险，因为它涉及全新的制造工艺以及全新的工具。其他挑战是所有新节点引入并由新的电子设计自动化 (EDA) 软件解决的新布局方法、布局规划规则和布线规则。最后，芯片设计人员需要开发全新的 IP，价格昂贵。

外媒：三星3nm良率 20%

据外媒Phonearena报道，三星代工厂是仅次于巨头台积电的全球第二大独立代工厂。换句话说，除了制造自己设计的 Exynos 芯片外，三星还根据高通等代工厂客户的第三方公司提交的设计来制造芯片。

Snapdragon 865 应用处理器 (AP) 由台积电使用其 7nm 工艺节点构建。到了5nm Snapdragon 888 芯片组，高通回到了三星，并继续依靠韩国代工厂生产 4nm Snapdragon 8 Gen 1。这是目前为三星、小米、摩托罗拉制造的高端 Android 手机提供动力的 AP。

但在 2 月份，有报道称三星 Foundry 在其 4nm 工艺节点上的良率仅为 35%。这意味着只有 35% 的从晶圆上切割下来的芯片裸片可以通过质量控制。相比之下，台积电在生产 4nm Snapdragon 8 Gen 1 Plus 时实现了 70% 的良率。换句话说，在所有条件相同的情况下，台积电在同一时期制造的芯片数量是三星代工的两倍。

这就导致台积电最终收到高通的订单，以构建其剩余的 Snapdragon 8 Gen1 芯片组以及 Snapdragon 8 Gen 1 Plus SoC。我们还假设台积电将获得制造 3nm Snapdragon 8 Gen 2 的许可，即使高通需要向台积电支付溢价以让该芯片组的 制造商在短时间内制造足够的芯片。

尽管三星最近表示其产量一直在提高，但《商业邮报》的一份报告称，三星 3nm 工艺节点的产量仍远低于公司的目标。虽然三星代工厂的全环栅极 (GAA) 晶体管架构 推出其 3 纳米节点，使其在台积电（台积电将推出其 2 纳米节点的 GAA 架构）上处于 地位，但三星代工厂在其早期 3 纳米生产中的良率一直处于10% 至 20%的范围 。

这不仅是三星需要改进的极低良率，而且比 Sammy 在 4nm Snapdragon 8 Gen 1 中所经历的上述 35% 良率还要糟糕。

Wccftech 表示，据消息人士称，三星将从明年开始向客户发货的 3nm GAA 芯片组的 个“性能版本”实际上可能是新的内部 Exynos 芯片。据报道，三星一直在为其智能手机开发新的 Exynos 芯片系列，但现阶段尚不清楚它们是否会使用 3nm GAA 工艺节点制造。

台积电和三星很快就会有新的挑战者，因为英特尔曾表示，其目标是在 2024 年底之前接管行业的制程领导地位。它还率先获得了更先进的极紫外 (EUV) 光刻机。

第二代 EUV 机器被称为High NA 或高数值孔径。当前的 EUV 机器的 NA 为 0.33，但新机器的 NA 为 0.55。NA 越高，蚀刻在晶圆上的电路图案的分辨率就越高。这将帮助芯片设计人员和代工厂制造出新的芯片组，其中包含的晶体管数量甚至超过了当前集成电路上使用的数十亿个晶体管。

它还将阻止代工厂再次通过 EUV 机器运行晶圆以向芯片添加额外的功能。ASML 表示，第二代 EUV 机器产生的更高分辨率图案将提供更高的分辨率将使芯片特征小 1.7 倍，芯片密度增加 2.9 倍。

通过首先获得这台机器，英特尔将能够朝着从台积电和三星手中夺回制程领导地位的目标迈出一大步。

台积电3nm投产时间曝光

据台媒联合报报道，在晶圆代工三强争霸中，台积电和三星在3纳米争战，始终吸引全球半导体产业的目光。据调查，一度因开发时程延误，导致苹果新一代处理器今年仍采用5纳米加强版N4P的台积电3纳米，近期获得重大突破。台积电决定今年率先以第二版3纳米制程N3B，今年8月于今年南北两地，即新竹12厂研发中心第八期工厂及南科18厂P5厂同步投片，正式以鳍式场效电晶体（FinFET）架构，对决三星的环绕闸极（GAA）制程。

据台积电介绍，公司的3纳米（N3）制程技术将是5纳米（N5）制程技术之后的另一个全世代制程，在N3制程技术推出时将会是业界最先进的制程技术，具备最佳的PPA及电晶体技术。相较于N5制程技术，N3制程技术的逻辑密度将增加约70%，在相同功耗下速度提升10-15%，或者在相同速度下功耗降低25-30%。N3制程技术的开发进度符合预期且进展良好，未来将提供完整的 来支援行动通讯及 能运算应用，预期2021年将接获多个客户产品投片。此外，预计于2022下半年开始量产。

而如上所述，晶圆18厂将是台积电3nm的主要生产工厂。资料系那是，台积电南科的Fab 18是现下的扩产重心，旗下有P1 P4共4座5纳米及4奈厂，以及P5 P8共4座3纳米厂，而P1 P3的Fab 18A均处于量产状态，至于P4 P6的Fab 18B厂生产线则已建置完成，而Fab 18B厂，即3纳米制程产线，早在去年年年底就已开始进行测试芯片的下线投片。

在芯片设计企业还在为产能“明争暗斗”的时候，晶圆制造领域又是另外一番景象。对晶圆制造厂来说，眼下更重要的是3nm的突破。谁率先量产了3nm，谁就将占领未来晶圆制造产业的制高点，甚至还会影响AMD、英伟达等芯片巨头的产品路线图。

毫无疑问，在3nm这个节点，目前能一决雌雄的只有台积电和三星，但英特尔显然也在往先进制程方面发力。不过从近日的消息来看，台积电和三星两家企业在量产3nm这件事上进行的都颇为坎坷。Gartner 分析师 Samuel Wang表示，3nm 的斜坡将比之前的节点花费更长的时间。

近日，一份引用半导体行业消息来源的报告表明，据报道，台积电在其 3nm 工艺良率方面存在困难。消息来源报告的关键传言是台积电发现其 3nm FinFET 工艺很难达到令人满意的良率。但到目前为止，台积电尚未公开承认任何 N3 延迟，相反其声称“正在取得良好进展”。

众所周知，台积电3nm在晶体管方面采用鳍式场效应晶体管（FinFET）结构，FinFET运用立体的结构，增加了电路闸极的接触面积，进而让电路更加稳定，同时也达成了半导体制程持续微缩的目标。其实，FinFET晶体管走在3nm多多少少已是极限了，再向下将会遇到制程微缩而产生的电流控制漏电等物理极限问题，而台积电之所以仍选择其很大部分原因是不用变动太多的生产工具，也能有较具优势的成本结构。特别对于客户来说，既不用有太多设计变化还能降低生产成本，可以说是双赢局面。

从此前公开数据显示，与5nm芯片相比，台积电3nm芯片的逻辑密度将提高75%，效率提高15%，功耗降低30%。据悉，台积电 3nm 制程已于2021年3 月开始风险性试产并小量交货，预计将在2022年下半年开始商业化生产。

从工厂方面来看，中国台湾南科18厂四至六期是台积电3nm量产基地。客户方面，从上文可以看出，英特尔、苹果、高通等都选择了台积电。大摩分析师Charlie Chan日前发表报告称，台积电在2023年的3nm芯片代工市场上几乎是垄断性的，市场份额接近100%。

不同于台积电在良率方面的问题，三星在3nm的困难是3 纳米GAA 制程建立 IP 数量方面落后。据南韩媒体报道，三星缺乏3 纳米GAA 制程相关 ，令三星感到不安。

三星在晶体管方面采用的是栅极环绕型 (Gate-all-around，GAA) 晶体管架构。相比台积电的FinFET晶体管，基于GAA的3nm技术成本肯定较高，但从性能表现上来看，基于GAA架构的晶体管可以提供比FinFET更好的静电特性，满足一定的珊极宽度要求，可以表现为同样工艺下，使用GAA架构可以将芯片尺寸做的更小。

平面晶体管、FinFET与GAA FET

与5nm制造工艺相比，三星的3nm GAA技术的逻辑面积效率提高了35%以上，功耗降低了50%，性能提高了约30%。三星在去年6月正式宣布3nm工艺制程技术已经成功流片。此外，三星还曾宣布将在 2022 年推出 3nm GAA 的早期版本，而其“性能版本”将在 2023 年出货。

目前，在工厂方面，此前有消息称三星可能会在美国投资170亿美元建设3nm芯片生产线。在客户方面，三星未有具体透露，但曾有消息称高通、AMD 等台积电重量级客户都有意导入三星 3nm 制程，但介于上述提到的韩媒报道高通已将其3nm AP处理器的代工订单交给台积电，三星3nm客户仍成谜。

在Pat Gelsinger于去年担任英特尔CEO之后，这家曾经在代工领域试水的IDM巨头又重新回到了这个市场。同时，他们还提出了很雄壮的野心。

在本月18日投资人会议上，英特尔CEO Pat Gelsinger再次强调，英特尔2nm制程将在2024年上半年可量产，这个量产时间早于台积电，意味2年后晶圆代工业务与台积电竞争态势会更白热化。

虽然在3nm工艺方面，英特尔没有过多的透露，但是Digitimes去年的研究报告分析了台积电、三星、Intel及IBM四家厂商在相同命名的半导体制程工艺节点上的晶体管密度问题，并对比了各家在10nm、7nm、5nm、3nm及2nm的晶体管密度情况。

在工厂方面，英特尔曾强调将斥资800亿欧元在欧洲设厂，英特尔德国负责人Christin Eisenschmid受访时透露，将在欧洲生产2nm或推进更小的芯片。英特尔将2nm作为扩大欧洲生产能力的重要关键，以避免未来在先进技术竞争中落后。

总的来说，在3nm节点，台积电、三星和英特尔谁会是最后的赢家可能只有交给时间来判定，但从目前情势来看，台积电或略胜一筹。

3nm已经到了摩尔定律的物理极限，往后又该如何发展？这已经成为全球科研人员亟待寻求的解法。目前，研究人员大多试图在晶体管技术、材料方面寻求 之法。

上述三星在3nm制程中使用的GAA晶体管就是3nm后很好的选择，GAA设计通道的四个面周围有栅极，可减少漏电压并改善对通道的控制，这是缩小工艺节点时的关键。据报道，台积电在2nm工艺上也将采用GAA晶体管。

纳米线是直径在纳米量级的纳米结构。纳米线技术的基本吸引力之一是它们表现出强大的电学特性，包括由于其有效的一维结构而产生的高电子迁移率。

最近，来自 HZDR 的研究人员宣布，他们已经通过实验证明了长期以来关于张力下纳米线的理论预测。在实验中，研究人员制造了由 GaAs 核心和砷化铟铝壳组成的纳米线。最后，结果表明，研究人员确实可以通过对纳米线施加拉伸应变来提高纳米线的电子迁移率。测量到未应变纳米线和块状 GaAs 的相对迁移率增加约为 30%。研究人员认为，他们可以在具有更大晶格失配的材料中实现更显着的增加。

最近，英特尔一项关于“堆叠叉片式晶体管（stacked forksheet transistors）”的技术 引起了人们的注意。

英特尔表示，新的晶体管设计最终可以实现3D和垂直堆叠的CMOS架构，与目前最先进的三栅极晶体管相比，该架构允许增加晶体管的数量。在 里，英特尔描述了纳米带晶体管和锗薄膜的使用，后者将充当电介质隔离墙，在每个垂直堆叠的晶体管层中重复，最终取决于有多少个晶体管被相互堆叠在一起。

据了解，英特尔并不是 家引用这种制造方法的公司，比利时研究小组Imec在2019年就曾提出这个方法，根据 Imec 的 个标准单元模拟结果，当应用于 2nm 技术节点时，与传统的纳米片方法相比，该技术可以显着提高晶体管密度。

垂直传输场效应晶体管（VTFET）由IBM和三星共同公布，旨在取代当前用于当今一些最先进芯片的FinFET技术。新技术将垂直堆叠晶体管，允许电流在晶体管堆叠中上下流动，而不是目前大多数芯片上使用的将晶体管平放在硅表面上，然后电流从一侧流向另一侧。

据 IBM 和三星称，这种设计有两个优点。首先，它将允许绕过许多性能限制，将摩尔定律扩展到 1 纳米阈值之外。同时还可以影响它们之间的接触点，以提高电流并节约能源。他们表示，该设计可能会使性能翻倍，或者减少85%的能源消耗。

其实，对于3nm以后先进制程如何演进，晶体管制造只是解决方案的一部分，芯片设计也至关重要，需要片上互连、组装和封装等对器件和系统性能的影响降至最低。

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好了，关于“联发科发布4nm之后，美国巨头传来消息，事关2nm芯片”的讨论到此结束。希望大家能够更深入地了解“联发科发布4nm之后，美国巨头传来消息，事关2nm芯片”，并从我的解答中获得一些启示。